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Counter60sec
- VHDL语言编写的一个六十进制计数器(用于秒)，一个脉冲输入引脚，一个复位引脚，8个BCD码输出引脚，一个进位输出引脚。与我的其它8个模块配套构成一个数字钟。 -A 60 binary counter（for second） programmed with VHDL language.A pulse input, a reset input, eight BCD code output. It is one of my total 9 modules that are used to de
Debounce
- VHDL编写。在CPLK开发板上设计的数字钟的去抖动电路。该模块相对独立，是学习去抖动的好资料。该模块跟我其它的8个模块配套构成一个数字钟。-Programmed with VHDL.A debouncing circuit which is part of a digital clock designed on a CPLD development board.The module is independent from others and is useful for learning de
Displayer
- VHDL编写的针对八段数码管的显示译码电路。实现动态扫描输出小时、分钟和秒。是基于CPLD开发板设计的一个数字钟的一部分。-Programmed with VHDL.The decoding and displaying circuit for 8-segments displayer.It outputs the data of hour,minute and second in order with dynamic scaning method.It is one of my total 9
Distributer
- VHDL编写的分频器。用于将50MHz的时钟脉冲分频成一个500Hz的扫描时钟和1Hz的秒脉冲。与我的其它8个模块配套构成一个数字钟。-Programmed with VHDL.A clock distributer which generates a 500Hz scaning clock and a 1Hz second impulse. It is one of my total 9 modules that are used to design a digital clock.
FlashTime
- 用VHDL编写。称为校时闪烁电路。一般的电子表在校时时都会使被校正的时间不停地闪烁。此模块实现了类似的功能。与我的其它8个模块配套构成一个数字钟。 -Programmed with VHDL. It is called a flashing circuit(when time is being revised).Generally, a digital watch will flash the currently revised time(for example,hour) to let t
RvsTime
- 用VHDL编写。数字钟校时电路，根据表示是否校时的输入引脚、是校正小时还是校正分钟的输入引脚决定校正状态。接受一个按钮的脉冲输入，每输入一个脉冲，被校正的时间增加1.与我的其它8个模块配套构成一个数字钟。-Programmed with VHDL.The time-revising circuit of a digital clock. Detect the inputs and decide if revise time, hour or minute. It recepts an impul
ADigCLK
- 用VHDL编写的一个数字钟。该模块是顶层模块，用VHDL例化语句例化各个子模块并组装成一个完整的数字钟。与我的其它8个模块配套构成一个数字钟。 -A digital clock programmed with VHDL.This module is the top-level module, it utilizes the Component instantiation of VHDL to incorporate all submodules into a complete digital
Project-Clock-plus-alarm
- 实现超多功能数字钟的vhdl硬件实现，可以实现校时校分闹铃，多模切换，多模同时工作-Ultra-versatile digital clock vhdl hardware implementation can be achieved when the school hours the school alarm, multi-mode switching, multi-mode simultaneously
clock
- EDA用maxplus2开发设计的简易数字钟，适合初学者，vhdL语言-EDA maxplus2 in development and design of simple digital clock, is suitable for beginners, vhdL language
shuzizhong
- 用VHDL实现数字钟的设计，可显示时分秒，并可调-Digital clock with VHDL design, you can display minutes and seconds, and adjustable
xiaoyaundaling
- 这是一个利用ＶＨＤＬ语言编写的校园打铃系统，它具有正常数字钟功能，通过按键的操作可以实现时间的切换显示与调整，以及春夏与秋冬两季的打铃时间表的切换控制。-This is a campus using VHDL language ring a bell system, which has normal digital clock function, the operation can be achieved through the key switch time display and adjus
shuzizhong
- 基于vhdl的具备闹钟提醒的多功能数字钟设计与应用-The alarm clock to remind vhdl-based multi-functional digital clock design and application
digital-clock-based-on-FPGA
- 基于ＦＰＧＡ的数字钟设计，编程语言是VHDL，编程环境是Quartus-digital clock based on FPGA
digitai-clock
- 通过使用VHDL语言编写程序实现了数字钟的功能-Through the use of VHDL language procedures for the realization of the digital clock function
digital_clock_top
- vhdl实现数字钟的开发，并在DE-2板子上实现，可调时、调分-VHDL realize the development of digital clock , the platform is DE-2 board,which can Regulation time and minite
work
- 一个实现数字钟的功能的小程序，主要用VHDL来实现-A function of the digital clock applet using VHDL
wangyong
- 用VHDL实现数字钟编码 ，这里是所有源代码和报告-output a digital clock
chengxu
- 用VHDL自己写的，关于循环灯和数字钟的试验程序，循环灯是12个灯循环旋转，可以控制速度以及转向。 数字钟可以实现显示时间，闹钟，并且可以对时间闹钟进行时间调整，整点，以及闹钟均可以通过蜂鸣器提醒-Use write VHDL own, testing procedures on the cycle lamp and digital clock, the circular lamp is 12 light cycle rotation, can control the speed and s
clock1
- VHDL语言实现多功能数字钟设计：(1) 计时功能：这是本计时器设计的基本功能，每隔一分钟计时一次，并在显示屏上显示当前时间。 (2) 闹钟功能：如果当前时间与设置的闹钟时间相同，则扬声器发出蜂鸣声。 (3) 设置新的计时器时间：用户用数字键‘0’～‘9’输入新的时间，然后按 "TIME"键确认。 (4) 设置新的闹钟时间：用户用数字键“0”～“9”输入新的时间，然后按“ALARM”键确认。过程与(3)类似。 (5) 显示所设置的闹钟时间：在正常计时显示状态下，用户直接
EDA1
- 用VHDL编程实现序列信号发生器与检测器设计和数字钟设计-VHDL programming sequence signal generator and detector design and the design of the digital clock